CMOS용 다결정 실리콘 PhC 캐비티

Scientific Reports 12권, 기사 번호: 17097(2022) 이 기사 인용

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이 연구에서는 광학 상호 연결 애플리케이션을 위해 증착된 다결정 실리콘(poly:Si)을 사용하여 FEOL(Front End of Line Integration)과 호환되는 온칩 2D 및 3D 포토닉스 통합 솔루션을 제시합니다. 여기서는 벌크 실리콘 웨이퍼에 증착된 실리콘 통합을 모든 처리 단계 및 구성에서 설명합니다. 또한 증착된 실리콘 고Q 광결정(PhC) 공진기의 결과가 표시되어 차세대 2D 및 3D 통합 광 상호 연결에서 이 재료에 패턴화된 광 공진기를 사용할 수 있는 가능성을 보여줍니다.

현재 CPU 수준에서 포토닉스에 대한 필요성이 크게 증가하고 있습니다. 최근 트랜지스터 크기의 감소(2 nm 노드 상당 - 333.33 MTr/mm21,2 및 20293년 1 nm 노드 예상)는 트랜지스터 밀도 증가로 해석되어 플로팅 노드 수가 빠르게 증가했습니다. 프로세서가 수행할 수 있는 포인트 연산(FLOP)은 2007년 1 TFLOP에서 2015년 7.2 TFLOP, 2022년에는 96.8 TFLOP로 예상된다. 또한 1바이트/FLOP라는 최적의 프로세서 아키텍처 비율을 유지하기 위해 칩 I/O 대역폭은 수백 Tb/s1 이상으로 지속적으로 확장되어야 합니다. 그러나 칩 면적은 제조 수율과 비용으로 인해 현재 크기로 제한되어 신호 핀 수가 매우 느리게 증가하여 칩 패키징 기능이 크게 제한됩니다. 따라서 현재 대역폭 요구 사항은 20294년까지 오프칩 클록을 65GHz 이상으로 증가시켜야만 충족할 수 있습니다. 동시에 온칩 열 방출은 최대 칩 전력 소비를 300W2로 제한하므로 오프에 대한 에너지 예산도 줄여야 합니다. - 수천에서 수십 fJ/비트까지의 칩 통신. 이러한 대역폭 및 에너지 요구 사항으로 인해 기존 전기 링크 대신 전자 칩에 광학 상호 연결을 구현해야 합니다. 전통적인 광학-전자 패키징 접근 방식에는 전자 장치의 광학 링크 칩 본딩이 포함되지만 플립 칩 신호 I/O의 피치에 따라 대역폭이 여전히 제한됩니다. 이 접근 방식은 대역폭 밀도 병목 현상을 발생시키는 것 외에도 광학 및 전자 구성 요소 모두의 성능에 영향을 미치는 기생 전기를 나타냅니다. 또 다른 유망한 통합 접근 방식은 실리콘 광자 회로의 모놀리식 프런트 엔드 통합으로 구성됩니다. 이는 단일 칩5에서 결정질 실리콘의 동일한 SOI 층에 있는 광학 및 전자 구성 요소를 구현하여 광자 및 전자 장치의 매우 컴팩트한 통합을 제공합니다. , 대역폭 밀도를 최대화하고 기생 효과를 낮춥니다. 그러나 벌크 Si 웨이퍼에 비해 SOI의 비용이 더 높다는 점 외에도 통신 파장에서 광자 도파관의 저손실 광 감금에는 최소 1μm 두께의 매립 산화물이 필요하고 SOI 트랜지스터에는 열 분산 및 정전기 효과를 위한 얇은 매립 산화물(100nm 이하). 두꺼운 묻혀 있는 산화물은 트랜지스터 게이트 길이가 100 nm보다 길어야 하고 트랜지스터 밀도가 감소하여6,7 프로세서 성능과 확장성을 상당히 제한한다는 것을 의미합니다. 벌크 Si8,9,10 및 얇은 SOI 기판11,12에 도파관의 프런트 엔드 통합을 향한 노력도 있었지만 이러한 기술은 항상 실리콘 전자 레이어의 수정과 관련된 제조 단계로 구성됩니다. 모놀리식 백엔드 통합13이라고 하는 또 다른 통합 접근 방식은 전자 계층과 관련하여 서로 다른 평면에 광자 구성 요소를 실현하는 것과 관련되어 프런트엔드 프로세스와 유사한 높은 대역폭 밀도를 제공하지만 최적화된 제조를 유지할 수 있는 가능성이 추가됩니다. 프런트 엔드 통합 요구 사항과 달리 트랜지스터 레이어는 변경되지 않습니다. 표준 결정 실리콘은 표준 CMOS 기술로 증착할 수 없고 결정 시드가 이미 존재하거나 도너 c:Si 웨이퍼에서 다른 웨이퍼로 전송되는 경우 에피택셜 성장14을 통해서만 형성되기 때문에 광자 층은 일반적으로 다양한 단계와 형태로 증착된 실리콘을 포함합니다. SOI의 경우처럼 이온 주입과 웨이퍼 본딩15,16을 통해 타겟 웨이퍼를 제작합니다. 포토닉스용으로 증착된 실리콘 재료는 질화규소(SiN), 비정질 실리콘(a:Si) 및 최근에는 다결정 실리콘(poly:Si)의 형태를 취할 수 있습니다. 이러한 증착된 재료의 광학 특성 최적화에도 불구하고 SiN 및 a:Si 플랫폼은 비정질 원자 구조로 인해 본질적으로 전기 광학 변조, 스위칭에 필요한 것과는 반대로 열악한 전기 특성(낮은 유효 캐리어 이동도)을 나타냅니다. , 및 광검출. 반대로, 프론트 엔드 통합과 여전히 호환되는 증착된 폴리:Si는 단결정 실리콘과 유사한 전기적 특성을 특징으로 하여 완전히 통합 가능하고 매우 효율적인 광전자 부품에 이 재료를 사용할 수 있는 가능성을 열어줍니다. 그러나 증착된 폴리:Si는 일반적으로 주로 산란 메커니즘으로 인해 광자 구성 요소의 광학 성능에 큰 영향을 미치는 높은 표면 거칠기와 수많은 결정립 경계를 나타냅니다. 더욱이 보고된 거의 모든 폴리:Si 층은 17,18,19,20,21,22에서 볼 수 있듯이 고온 증착, 어닐링 및 후처리(일반적으로 T ≥ 900°C)가 필요했습니다. 이 온도 범위는 백엔드 제조 처리23와 호환되지 않아 전자 도핑 확산이 발생하므로 수직 통합에 사용할 수 없습니다. 이 연구에서는 FEOL 호환 온칩 통합 광학 인터커넥트에 사용되는 고품질 PhC 공진기 개발을 위해 레이저 어닐링 및 화학-기계적 평탄화 프로세스를 통해 증착된 폴리:Si 플랫폼을 최적화합니다(BEOL 통합과 완전히 호환되는 상태를 유지함). 이 작업에서는 또한 벌크 Si 웨이퍼에 중첩된 두꺼운 SiO2 섬에 매끄러운 폴리:Si를 생성합니다. 웨이퍼에 생성된 폴리:Si 영역은 고성능 트랜지스터에 대한 나머지 웨이퍼의 적합성을 손상시키지 않으면서 포토닉스에 적합합니다. 광결정에 의해 제공되는 가벼운 물질 상호 작용의 향상으로 인해 웨이퍼 면적의 작은 부분만 소비하는 고성능 광자 생성이 가능해졌습니다.